(AVR) Interrupts - Versionsgeschichte

Chris T. Ludwig: /* INT1 INT0 */

2022-09-18T08:08:23Z

INT1 INT0

← Nächstältere Version		Version vom 18. September 2022, 10:08 Uhr
Zeile 69:		Zeile 69:
	\|-		\|-
	\|}		\|}

			oder kurz

	{\| class="wikitable"		{\| class="wikitable"

Chris T. Ludwig: /* Allgemein */

2022-09-18T08:07:51Z

Allgemein

@@ Zeile 44: / Zeile 44: @@
 Im Gegensatz zu den PC-Interrupts, die nur auf einen Wechsel des Zustandes reagieren, koennen INT0/1 auch auch auf fallende und steigende Flanken und Zustaende reagieren.
 {| class="wikitable"
@@ Zeile 59: / Zeile 69: @@
 |-
 |}
 {| class="wikitable"

Chris T. Ludwig: /* Allgemein */

2022-09-18T08:05:43Z

Allgemein

← Nächstältere Version		Version vom 18. September 2022, 10:05 Uhr
Zeile 34:		Zeile 34:

	Fuer die Interruptkontrolle sind folgende Register von Bedeutung:		Fuer die Interruptkontrolle sind folgende Register von Bedeutung:
	* EICRA External Interrupt Control Register A (0x69) -> Interrupt Sense Control INT0/INT1 (siehe folgende Tabelle)		* '''EICRA''' External Interrupt Control Register A (0x69) -> Interrupt Sense Control INT0/INT1 (siehe folgende Tabelle)
	* EIMSK – External Interrupt Mask Register (0x1D/0x3D) -> External Interrupt Request INT0/INT1 Enable		* '''EIMSK''' – External Interrupt Mask Register (0x1D/0x3D) -> External Interrupt Request INT0/INT1 Enable
	* EIFR – External Interrupt Flag Register (0x1C/0x3C) -> INTF0/INTF1: External Interrupt Flag 0/1		* '''EIFR''' – External Interrupt Flag Register (0x1C/0x3C) -> INTF0/INTF1: External Interrupt Flag 0/1
	* PCICR – Pin Change Interrupt Control Register (0x68) -> PCIE0/1/2: Pin Change Interrupt Enable 0/1/2		* '''PCICR''' – Pin Change Interrupt Control Register (0x68) -> PCIE0/1/2: Pin Change Interrupt Enable 0/1/2
	* PCIFR – Pin Change Interrupt Flag Register (0x1B/0x3B) -> PCIF0/1/2: Pin Change Interrupt Flag 0/1/2		* '''PCIFR''' – Pin Change Interrupt Flag Register (0x1B/0x3B) -> PCIF0/1/2: Pin Change Interrupt Flag 0/1/2
	* PCMSK2 – Pin Change Mask Register 2 (0x6D) -> PCINT23-PCINT16		* '''PCMSK2''' – Pin Change Mask Register 2 (0x6D) -> PCINT23-PCINT16
	* PCMSK1 – Pin Change Mask Register 1 (0x6C) -> PCINT14-PCINT8 (kein PCINT15!)		* '''PCMSK1''' – Pin Change Mask Register 1 (0x6C) -> PCINT14-PCINT8 (kein PCINT15!)
	* PCMSK0 – Pin Change Mask Register 0 (0x6B) -> PCINT7-PCINT0		* '''PCMSK0''' – Pin Change Mask Register 0 (0x6B) -> PCINT7-PCINT0

			Im Gegensatz zu den PC-Interrupts, die nur auf einen Wechsel des Zustandes reagieren, koennen INT0/1 auch auch auf fallende und steigende Flanken und Zustaende reagieren.

			{\| class="wikitable"
			!colspan="3"\|Interrupt 0/1 Sense Control
			\|-
			!ISCx1!!ISCx0!!Verhalten
			\|-
			\|0\|\|0\|\| Ein '''LOW-Pegel''' loest einen Interrupt aus.
			\|-
			\|0\|\|1\|\| Ein '''Logik-Wechsel''' loest einen Interrupt aus.
			\|-
			\|1\|\|0\|\| Eine '''fallende Flanke''' loest einen Interrupt aus.
			\|-
			\|1\|\|1\|\| Ein '''steigende Flanke''' loest einen Interrupt aus.
			\|-
			\|}

	==INT1 INT0==		==INT1 INT0==
			Dies sind die external Interrupt
	* Können auf fallende und steigende Flanke und 0-Pegel triggern (-> EICRA)		* Können auf fallende und steigende Flanke und 0-Pegel triggern (-> EICRA)
	* Bei der 0-Pegel wird der Trigger solange ausgelöst bis wieder 1-Pegel anliegt.		* Bei der 0-Pegel wird der Trigger solange ausgelöst bis wieder 1-Pegel anliegt.

Chris T. Ludwig am 18. September 2022 um 07:49 Uhr

2022-09-18T07:49:19Z

@@ Zeile 17: / Zeile 17: @@
 with their interrupt vector position. The lower the interrupt vector address, the higher the priority.
 </code>
 ==INT1 INT0==

Chris T. Ludwig am 18. September 2022 um 07:15 Uhr

2022-09-18T07:15:11Z

@@ Zeile 6: / Zeile 6: @@
 * Nur INT0 (PD2) und INT1 (PD3) sind "vollwertige" Interrupts
 * Die 3 PCIx sind jeweils für eine Gruppe von I/O-Pins zuständig (PCI0 für PCINT7..0, PCI1 für PCINT14..8 , PCI2 für PCINT23..16).
 ==INT1 INT0==

Chris T. Ludwig am 17. September 2022 um 14:00 Uhr

2022-09-17T14:00:49Z

← Nächstältere Version		Version vom 17. September 2022, 16:00 Uhr
Zeile 4:		Zeile 4:
	Zu beachten:		Zu beachten:
	* Ein Interrupt ist erst nach 4 Taktzyklen durch PCIF erkennbar. Bei 20 MHZ Takfrequenz sind das immerhin 200ns (4x50ns) oder 0,2us. Es wird aber kein Interrupt "verschluckt" wenn der Auslöser länger als einen Taktzyklus dauert. Kürzere Impulse lösen nicht garantiert einen Interrupt aus. Bei 0-Pegel-Interrupts muss zuerst der aktuelle Befehl abgearbeitet werden.		* Ein Interrupt ist erst nach 4 Taktzyklen durch PCIF erkennbar. Bei 20 MHZ Takfrequenz sind das immerhin 200ns (4x50ns) oder 0,2us. Es wird aber kein Interrupt "verschluckt" wenn der Auslöser länger als einen Taktzyklus dauert. Kürzere Impulse lösen nicht garantiert einen Interrupt aus. Bei 0-Pegel-Interrupts muss zuerst der aktuelle Befehl abgearbeitet werden.
	* Nur INT0 und INT1 sind "vollwertige" Interrupts		* Nur INT0 (PD2) und INT1 (PD3) sind "vollwertige" Interrupts
	* Die 3 PCIx sind jeweils für eine Gruppe von I/O-Pins zuständig (PCI0 für PCINT7..0, PCI1 für PCINT14..8 , PCI2 für PCINT23..16).		* Die 3 PCIx sind jeweils für eine Gruppe von I/O-Pins zuständig (PCI0 für PCINT7..0, PCI1 für PCINT14..8 , PCI2 für PCINT23..16).

Chris T. Ludwig: /* Anwendungsbeispiel */

2021-03-10T11:17:27Z

Anwendungsbeispiel

← Nächstältere Version		Version vom 10. März 2021, 13:17 Uhr
Zeile 72:		Zeile 72:
	</syntaxhighlight>		</syntaxhighlight>

	Es sei hier bemerkt, dass innerhalb ~~eines Interrupt~~ z.B. kein delay() und millis() funktioniert. Sobald man etwas nutzt was auch Interrupts benutzt ist der Ärger mit einprogrammiert. Am besten programmiert man nach dem Motto:		Es sei hier bemerkt, dass innerhalb einer Interruptroutine (ISR) z.B. kein delay() und millis() funktioniert. Sobald man etwas nutzt was auch Interrupts benutzt ist der Ärger mit einprogrammiert. Am besten programmiert man nach dem Motto:

	Nur das Notwendigste erledigen und direkt wieder raus, d.h. am besten nur Variablen setzen und keine Unterroutinen.		Nur das Notwendigste erledigen und direkt wieder raus, d.h. am besten nur Variablen setzen und keine Unterroutinen.

Chris T. Ludwig: /* Anwendungsbeispiel */

2021-03-10T11:01:53Z

Anwendungsbeispiel

← Nächstältere Version		Version vom 10. März 2021, 13:01 Uhr
Zeile 72:		Zeile 72:
	</syntaxhighlight>		</syntaxhighlight>

	Es sei hier bemerkt, dass innerhalb eines Interrupt z.B. kein delay() und millis() funktioniert. Sobald man etwas ~~benutzt~~ was auch Interrupts benutzt ist der Ärger mit einprogrammiert. Am besten programmiert man nach dem Motto:		Es sei hier bemerkt, dass innerhalb eines Interrupt z.B. kein delay() und millis() funktioniert. Sobald man etwas nutzt was auch Interrupts benutzt ist der Ärger mit einprogrammiert. Am besten programmiert man nach dem Motto:

	Nur das Notwendigste erledigen und direkt wieder raus, d.h. am besten nur Variablen setzen und keine Unterroutinen.		Nur das Notwendigste erledigen und direkt wieder raus, d.h. am besten nur Variablen setzen und keine Unterroutinen.

Chris T. Ludwig am 10. März 2021 um 10:59 Uhr

2021-03-10T10:59:06Z

← Nächstältere Version		Version vom 10. März 2021, 12:59 Uhr
Zeile 3:		Zeile 3:

	Zu beachten:		Zu beachten:
	* Ein Interrupt ist erst nach 4 Taktzyklen durch PCIF erkennbar. Bei 20 MHZ Takfrequenz sind das immerhin 200ns (4x50ns) oder 0,2us. Es wird aber kein Interrupt "verschluckt" wenn der Auslöser länger als einen Taktzyklus dauert. Kürzere Impulse ~~werden~~ lösen nicht garantiert einen Interrupt aus. Bei 0-Pegel-Interrupts muss zuerst der aktuelle Befehl abgearbeitet werden.		* Ein Interrupt ist erst nach 4 Taktzyklen durch PCIF erkennbar. Bei 20 MHZ Takfrequenz sind das immerhin 200ns (4x50ns) oder 0,2us. Es wird aber kein Interrupt "verschluckt" wenn der Auslöser länger als einen Taktzyklus dauert. Kürzere Impulse lösen nicht garantiert einen Interrupt aus. Bei 0-Pegel-Interrupts muss zuerst der aktuelle Befehl abgearbeitet werden.
	* Nur INT0 und INT1 sind "vollwertige" Interrupts		* Nur INT0 und INT1 sind "vollwertige" Interrupts
	* Die 3 PCIx sind jeweils für eine Gruppe von I/O-Pins zuständig (PCI0 für PCINT7..0, PCI1 für PCINT14..8 , PCI2 für PCINT23..16).		* Die 3 PCIx sind jeweils für eine Gruppe von I/O-Pins zuständig (PCI0 für PCINT7..0, PCI1 für PCINT14..8 , PCI2 für PCINT23..16).

Chris T. Ludwig am 10. März 2021 um 10:58 Uhr

2021-03-10T10:58:34Z

← Nächstältere Version		Version vom 10. März 2021, 12:58 Uhr
Zeile 1:		Zeile 1:
	Externe Interrupts können im Prinzip über/von jedem I/O-Pin ausgelöst werden.		Externe Interrupts können im Prinzip über/von jedem I/O-Pin ausgelöst werden.
	Wenn nicht ausdrücklich erwähnt beziehe ich mich bei meinen Aussagen auf den ATmega328P. Wenn jemand eine Info bezüglich eines anderen Prozessors benötigt einfach unten in die Kommentare schreiben.		Wenn nicht ausdrücklich erwähnt beziehe ich mich bei meinen Aussagen auf den ATmega328P. Wenn jemand eine Info bezüglich eines anderen Prozessors benötigt, einfach unten in die Kommentare schreiben.

	Zu beachten:		Zu beachten: