Microchip ENC28J60 Ethernet Controller - Versionsgeschichte

Chris T. Ludwig: Rechtschreibkorrektur (automatisiert)

2026-07-31T15:53:05Z

Rechtschreibkorrektur (automatisiert)

← Nächstältere Version		Version vom 31. Juli 2026, 17:53 Uhr
Zeile 31:		Zeile 31:
	Der gesamte Buffer 8192 Bytes ist in 2 Teile geteilt. In einen Bereich in den die ankommenden Daten eingeschrieben werden und in einen Teil, der die abgehenden Daten enthält. Die Größe der Bereiche ist programmierbar. Der Eingangspuffer ist als HardwareFIFO organisiert. Dieser FIFO-Bereich wird durch die Register ERXSTH:ERXSTL (Start) and ERXNDH:ERXNDL (End) bestimmt. Die Start- und End-Bytes gehören zum Pufferbereich.		Der gesamte Buffer 8192 Bytes ist in 2 Teile geteilt. In einen Bereich in den die ankommenden Daten eingeschrieben werden und in einen Teil, der die abgehenden Daten enthält. Die Größe der Bereiche ist programmierbar. Der Eingangspuffer ist als HardwareFIFO organisiert. Dieser FIFO-Bereich wird durch die Register ERXSTH:ERXSTL (Start) and ERXNDH:ERXNDL (End) bestimmt. Die Start- und End-Bytes gehören zum Pufferbereich.
	Zum Festlegen des FIFO-Puffers muss die Receive Logic (ECON1.RXEN 0) ausgeschaltet sein. Der Pointer (ERXWRPTH:ERXWRPTL readonly) zeigt auf die aktuelle Stelle an die gerade ein empfangenes Byte geschrieben wurde (sucessfully received). Über ihn kann man herausfinden wie viel Platz noch im Empfangspuffer ist.		Zum Festlegen des FIFO-Puffers muss die Receive Logic (ECON1.RXEN 0) ausgeschaltet sein. Der Pointer (ERXWRPTH:ERXWRPTL readonly) zeigt auf die aktuelle Stelle an die gerade ein empfangenes Byte geschrieben wurde (sucessfully received). Über ihn kann man herausfinden wie viel Platz noch im Empfangspuffer ist.
	Der Pointer ERXRDPT stellt einen Art Deckel da. Neu ankommende Daten werden nur bis unterhalb dieses Pointer geschrieben und dann verworfen. Das ist i.d.R. nicht erwünscht. Da der Pointer von dem Hostcontroller geschrieben wird kann, das eigentlich nur bedeuten, dass die Daten schneller am PHY ankommen wie sie am SPI abgeholt werden. Der Bereich des ~~Puufers~~ , der nicht als Empfangspuffer definiert ist ist automatisch der Sendepuffer.		Der Pointer ERXRDPT stellt einen Art Deckel da. Neu ankommende Daten werden nur bis unterhalb dieses Pointer geschrieben und dann verworfen. Das ist i.d.R. nicht erwünscht. Da der Pointer von dem Hostcontroller geschrieben wird kann, das eigentlich nur bedeuten, dass die Daten schneller am PHY ankommen wie sie am SPI abgeholt werden. Der Bereich des Puffers , der nicht als Empfangspuffer definiert ist ist automatisch der Sendepuffer.
	Gefährlich ist weiterhin, dass die Sendepointer (ETXST, ETXND) nicht auf ~~Kollission~~ mit dem Empfangspuffer geprüft werden. Das Programm im Hostcontroller muss dafür Sorge tragen, dass die Sendepointer nicht im, oder zu nahe am Empfangspuffer liegen. Die LeseSchreibPointer (ERDPT and EWRPT) dien den SPI Kommandos zum Lesen und Schreiben des Puffers.		Gefährlich ist weiterhin, dass die Sendepointer (ETXST, ETXND) nicht auf Kollision mit dem Empfangspuffer geprüft werden. Das Programm im Hostcontroller muss dafür Sorge tragen, dass die Sendepointer nicht im, oder zu nahe am Empfangspuffer liegen. Die LeseSchreibPointer (ERDPT and EWRPT) dien den SPI Kommandos zum Lesen und Schreiben des Puffers.

	=PHY Register=		=PHY Register=
Zeile 126:		Zeile 126:
	Dient zum lesen ein PHY Registers. Siehe oben.		Dient zum lesen ein PHY Registers. Siehe oben.
	Ablauf:		Ablauf:
	uint16_t // ~~Zurückgelifert~~ wird ein 16 Bit Wert		uint16_t // Zurückgeliefert wird ein 16 Bit Wert
	Enc28J60Network::phyRead(uint8_t address)		Enc28J60Network::phyRead(uint8_t address)
	{		{

Chris T. Ludwig: /* Software Bibliotheken */

2021-12-27T13:26:45Z

Software Bibliotheken

@@ Zeile 181: / Zeile 181: @@
 ==EthernetENC==
 EthernetENC.h greift auf Ethernet.h zu , was wiederum eigentlich UIPEthernet.h ist.
 Eigentlich sollte es besser ueberall uIP heiszen.
@@ Zeile 199: / Zeile 202: @@
 ===IPAddress gatewayIP()===
 ===IPAddress dnsServerIP()===

Chris T. Ludwig am 27. Dezember 2021 um 11:51 Uhr

2021-12-27T11:51:36Z

← Nächstältere Version		Version vom 27. Dezember 2021, 13:51 Uhr
Zeile 178:		Zeile 178:
	CSPASSIVE;		CSPASSIVE;
	}		}
			=Software Bibliotheken=
			==EthernetENC==
			EthernetENC.h greift auf Ethernet.h zu , was wiederum eigentlich UIPEthernet.h ist.

			Eigentlich sollte es besser ueberall uIP heiszen.

			Die UIPEthernetClass wird mit Ethernet angesprochen und beinhaltet folgende Methoden:

			===init(CS Pin)===
			Es wird nur die private Variable csPin gesetzt.
			===begin (MAC, ....)===
			5 Varianten: 1 DHCP Variante und 4 Statische Varianten
			Wenn nur die IP-Adresse (V4) uebergeben wird, werden dns, gateway zu 1 angenommen und subnet per default auf 255.255.255.0 gesetzt.
			===maintain()===
			===EthernetLinkStatus linkStatus()===

			===EthernetHardwareStatus hardwareStatus()===
			===IPAddress localIP()===
			===IPAddress subnetMask()===
			===IPAddress gatewayIP()===
			===IPAddress dnsServerIP()===

Chris T. Ludwig: /* Control Register */

2021-12-27T08:16:07Z

Control Register

← Nächstältere Version		Version vom 27. Dezember 2021, 10:16 Uhr
Zeile 15:		Zeile 15:
	=Control Register=		=Control Register=
	Die Control Register bilden die Hauptschnittstelle bei der Kommunikation zwischen dem Mikrocontroller (o.ä.) und dem Ethernet Controller.		Die Control Register bilden die Hauptschnittstelle bei der Kommunikation zwischen dem Mikrocontroller (o.ä.) und dem Ethernet Controller.
	Die Register in den 4 Bänken sind nach den Blöcken ETH (E), MAC (MA) und MII (MI) gruppiert, so dass man nicht ständig zwischen den Bänken hin und her schalten muss, wenn man einen Block 'bedient'. Jedes Register beginnt somit entweder mit einem E ~~mit~~ MA oder MI.		Die Register in den 4 Bänken sind nach den Blöcken ETH (E), MAC (MA) und MII (MI) gruppiert, so dass man nicht ständig zwischen den Bänken hin und her schalten muss, wenn man einen Block 'bedient'. Jedes Register beginnt somit entweder mit einem E, MA oder MI.

	==Common Register==		==Common Register==

Chris T. Ludwig: /* Allgemeines */

2021-12-27T08:15:03Z

Allgemeines

← Nächstältere Version		Version vom 27. Dezember 2021, 10:15 Uhr
Zeile 2:		Zeile 2:
	Der Integrierte Schaltkreis ENC28J60 ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, EthernetENC, FlowCode, ...).		Der Integrierte Schaltkreis ENC28J60 ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, EthernetENC, FlowCode, ...).

	Er bietet folgende ~~Blöcke~~		Er bietet folgende Funktionsblöcke
	* Physical Layer Block (PHY) mit Anschluss zum Ethernet		* Physical Layer Block (PHY) mit Anschluss zum Ethernet
	* Media Access Control Block (MAC)		* Media Access Control Block (MAC)
Zeile 10:		Zeile 10:

	Zum Steuern der Blöcke gibt es 2 Registerblöcke		Zum Steuern der Blöcke gibt es 2 Registerblöcke
	* Control Registers in 4 Bänken organisiert. Jede Bank ~~von~~ hat 32 (0x00 - 0x1F) Register, von denen allerdings 6 Common Register (0x1A-0x1F) in jeder Bank gleich sind.		* Control Registers in 4 Bänken organisiert. Jede Bank hat 32 (0x00 - 0x1F) Register, von denen allerdings 6 Common Register (0x1A-0x1F) in jeder Bank gleich sind.
	* PHY Registers 0x00 - 0x1F (32) von denen allerdings nur 9 benutzt werden		* PHY Registers 0x00 - 0x1F (32) von denen allerdings nur 9 benutzt werden

Chris T. Ludwig: /* Allgemeines */

2021-12-27T08:13:53Z

Allgemeines

← Nächstältere Version		Version vom 27. Dezember 2021, 10:13 Uhr
Zeile 1:		Zeile 1:
	=Allgemeines=		=Allgemeines=
	Der Integrierte Schaltkreis ENC28J60 ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, FlowCode, ...).		Der Integrierte Schaltkreis ENC28J60 ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, EthernetENC, FlowCode, ...).

	Er bietet folgende Blöcke		Er bietet folgende Blöcke

Chris T. Ludwig: /* Allgemeines */

2021-12-27T08:13:24Z

Allgemeines

← Nächstältere Version		Version vom 27. Dezember 2021, 10:13 Uhr
Zeile 1:		Zeile 1:
	=Allgemeines=		=Allgemeines=
	Der Integrierte Schaltkreis ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, FlowCode, ...).		Der Integrierte Schaltkreis ENC28J60 ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, FlowCode, ...).

	Er bietet folgende Blöcke		Er bietet folgende Blöcke

Chris T. Ludwig: /* Allgemeines */

2021-12-26T07:05:50Z

Allgemeines

← Nächstältere Version		Version vom 26. Dezember 2021, 09:05 Uhr
Zeile 1:		Zeile 1:
	=Allgemeines=		=Allgemeines=
	Der Integrierte Schaltkreis ist ein Stand-Alone Ethernet Controller ~~with~~ SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, FlowCode, ...).		Der Integrierte Schaltkreis ist ein Stand-Alone Ethernet Controller mit SPI Interface. Diese Seite ist eine Kurzfassung mit Erläuterungen des Datenblattes und dient mir als Hilfe bei der Kontrolle der verschiedenen Implementierungen (uIPEnthernet, FlowCode, ...).

	Er bietet folgende Blöcke		Er bietet folgende Blöcke

Chris T. Ludwig: /* Implementierung */

2021-01-23T14:30:04Z

Implementierung

@@ Zeile 77: / Zeile 77: @@
 =Implementierung=
 In dem Teilprogramm "Enc28J60Network.cpp" der uIPEthernet(ENC) Library wird der CS (ChipSelect) Pin mit csPin bezeichnet und mit SS verbunden.
-Weiterhin werden in diesem Teilprogramm, besser als EnC28J60_Base genannt die Routinen:
+Im Programm werden die Adressen der Register auf 8 Bit erweitert.
 * init
 * receivePacket
@@ Zeile 107: / Zeile 118: @@
 * blockSize
 Soft Reset writeOp(ENC28J60_SOFT_RESET, 0, ENC28J60_SOFT_RESET);

Chris T. Ludwig: /* PHY Register */

2021-01-23T13:00:58Z

PHY Register

← Nächstältere Version		Version vom 23. Januar 2021, 15:00 Uhr
Zeile 53:		Zeile 53:
	* Die oberen 8 Bit in das MIWRH Register schreiben. Damit starten die Übertragung ins PHY Register automatisch. Das MISTAT.BUSY wird zu 1.		* Die oberen 8 Bit in das MIWRH Register schreiben. Damit starten die Übertragung ins PHY Register automatisch. Das MISTAT.BUSY wird zu 1.
	* Sobald die MIIM Operation abgeschlossen ist wird das MISTAT.BUSY Bit gelöscht.		* Sobald die MIIM Operation abgeschlossen ist wird das MISTAT.BUSY Bit gelöscht.

			==Scanning==
			Der MAC Block kann so konfiguriert werden, dass er automatische und unmittelbare (back-to-back) Lese-Operationen auf PHY Register ausführt. Dies ist z. B. sehr hilfreich wenn man regelmäßig/ständig Statusinformationen einliest.
			Während der MISCAN operation (>10,24 us bis MISTAT.BUSY clear) dürfen keine MIIRD Operationen durchgeführt werden und auch nicht in das MIWRH geschrieben werden.

			Ablauf:
			* Schreibe das gewünschte PHY Register in das MIREGADR Register.
			* Setze das MICMD.MIISCAN Bit auf 1. Das MISAT.BUSY wird automatisch gesetzt.
			* Warte 10,24 us und abhängig von MSTAT.NVALID
			* Wiederhole den Lesevorgang auf MIRDL and MIRDH alle 10,24 us
			* Beende SCAN durch MICMD.MIISCAN Bit auf 0 und warte bis das MISTAT.BUSY Bit gelöscht ist.

			==SPI Instraction Set==
			Es gibt 7 Befehle mit deren Hilfe der Hostcontroller auf die Control Register und den Puffer zugreifen kann.

			* Control Register Read/Write (2)
			* Buffer Memory Read/Write (2)
			* Bit Field Set/Clear (2)
			* Soft Reset

			Die Implementierung des SPI behandle ich an dieser Stelle nicht und setze voraus, dass die entsprechende Library wie gewünscht funktioniert.

			=Implementierung=
			In dem Teilprogramm "Enc28J60Network.cpp" der uIPEthernet(ENC) Library wird der CS (ChipSelect) Pin mit csPin bezeichnet und mit SS verbunden.
			Weiterhin werden in diesem Teilprogramm, besser als EnC28J60_Base genannt die Routinen:
			* init
			* receivePacket
			* sendPacket
			* readPacket
			* writePacket
			* copyPacket
			* freePacket -> setERXRDPT
			* readOp
			* writeOp
			* readBuffer
			* writeBuffer
			* setBank
			* readReg
			* writeReg
			* writeRegPair
			* phyWrite
			* phyRead
			* clkout
			* getrev
			* chksum
			* powerOff
			* powerOn
			* linkStatus
			* readByte
			* writeByte
			* setERXRDPT
			* setReadPtr
			* blockSize

			Soft Reset writeOp(ENC28J60_SOFT_RESET, 0, ENC28J60_SOFT_RESET);